La arquitectura novedosa puede reducir el nerviosismo inducido por el ruido en la tecnología digital

La eficacia y la eficiencia de los dispositivos electrónicos modernos a menudo dependen del ruido y la fluctuación de la señal. Jitter es la fluctuación o desviación de la forma de onda de la señal en una señal digital de alta frecuencia. Hay muchos métodos convencionales para mitigar el jitter y aumentar las características de rendimiento de un dispositivo. Un método común es utilizar un bucle de bloqueo de fase de sobremuestreo (OSPPL). Un OSPLL puede ampliar el ancho de banda del bucle y mejorar el rendimiento de la fluctuación de fase.

Ahora, si bien presentan muchos beneficios, el uso de OSPLL convencionales conduce a una alta inestabilidad de las regiones de pico ruidosas, ya que las regiones de pico tienen un gradiente más pequeño. La pendiente de referencia lenta de una señal convencional de 32 kHz introduce una gran fluctuación y da como resultado un error de tiempo atribuido mayor.

Esta desventaja ha impedido hasta ahora el uso más amplio de OSPLL. Ahora, un equipo de científicos del Instituto de Tecnología de Tokio (Tokyo Tech) ha demostrado cómo se puede evitar esto mediante el uso de un OSPLL no uniforme.

El profesor Kenichi Okada, que dirigió el equipo de investigación, explica con más detalle el desarrollo: «Nuestra novedosa arquitectura de sobremuestreo proporciona un PLL fraccional-N de 2,4 GHz de baja fluctuación utilizando una referencia de 32 kHz. El ancho de banda de bucle de los PLL convencionales se limita teóricamente a 1/10 de la frecuencia de referencia, según la teoría de estabilidad de Gardner. Este ancho de banda de bucle estrecho provoca la degradación de la fluctuación de fase. Nuestro PLL de sobremuestreo no uniforme puede aumentar el ancho de banda de bucle en 60 veces y puede suprimir la fluctuación de forma eficaz».

La nueva arquitectura del dispositivo permite una calibración de ganancia de bucle adaptativa. Al realizar automáticamente la calibración de ganancia de bucle para cada punto de muestreo, se puede minimizar la fluctuación.

«El rendimiento de nuestro dispositivo se destaca por su ancho de banda de bucle de 200 kHz con jitter de 4,95 ps. Con estos parámetros, el dispositivo solo consume 3,8 mW de energía. Además, puede integrarse con tecnologías CMOS, lo que lo convierte en una perspectiva particularmente atractiva para los siempre- creciente industria electrónica», agrega Junjun Qiu de Tokyo Tech, el autor principal de su estudio.

Esta arquitectura de cambio de paradigma también es más económica y eficiente en términos de energía que los OSPLL convencionales, debido a la menor fluctuación y una señal más alta y más limpia.

El artículo se publica como parte de la Conferencia Internacional de Circuitos de Estado Sólido 2023.