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TSMC ha logrado resultados mejores de lo esperado en la producción de prueba de su tecnología de chip de 2 nanómetros, con tasas de rendimiento superiores al 60%, según fuentes de la cadena de suministro taiwanesa (a través de Red de tiempos de libertad). La noticia sugiere que la compañía está bien posicionada para comenzar la producción en masa de 2 nm en 2025, lo que podría incluir su uso en los modelos iPhone 18 Pro de Apple el año siguiente.
Según se informa, el fabricante de semiconductores está llevando a cabo una producción de prueba de riesgo en sus instalaciones de Baoshan en Hsinchu, al norte de Taiwán, donde ha implementado una nueva arquitectura de nanohojas que promete un avance significativo con respecto al actual proceso FinFET de 3 nm. Según el informe, la empresa planea transferir esta experiencia de producción a su planta de Kaohsiung para la fabricación en masa.
El progreso de TSMC es un buen augurio para Apple, con un informe de septiembre del analista Ming-Chi Kuo y un rumor más reciente que afirma que los modelos de iPhone 18 Pro 2026 de Apple contarán exclusivamente con chips construidos en el proceso de 2 nm de TSMC y 12 GB de RAM. Se espera que los modelos estándar de iPhone 18 sigan utilizando un proceso mejorado de 3 nm debido a consideraciones de costos.
Se dice que el proceso de 2 nm está generando un interés sustancial por parte de clientes potenciales, particularmente en el sector de la IA. De hecho, el director ejecutivo de la empresa, CC Wei, ha observado una demanda inesperadamente alta de la próxima tecnología de 2 nm, lo que sugiere que la producción a escala aumentará tan pronto como sea posible para satisfacer esa demanda.
La hoja de ruta de TSMC incluye la introducción en 2026 de un proceso A16 (clase de 1,6 nm, que no debe confundirse con la nomenclatura de chips de Apple), que combinará la arquitectura Super Power Rail (SPR) con transistores nanosheet. Se espera que SPR proporcione un aumento de rendimiento del 8% al 10% con el mismo voltaje y complejidad, una disminución de la demanda de energía del 15% al 20% con la misma frecuencia y número de transistores, y un aumento de la densidad del chip del 7% al 10%, dependiendo de el diseño.
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